一、实验原理

（一）触发器的转换
      D型触发器是最常用的触发器。设触发器的输入信号为D，时钟信号为CLK，输出信号为Q。根据输出信号和时钟信号的关系，可分为上升沿触发的D触发器和下降沿触发的D触发器。上升沿触发的D触发器的输出信号在CLK信号的上升沿发生变化，下降沿触发的D触发器的输出信号在CLK信号的下降沿发生变化。锁存器又称电平控制的D触发器，其输出信号在CLK信号为高电平时，等于输入信号，当CLK信号为低电平时，输出信号维持不变。在应用时，应区分触发器和锁存器的差别。在用做计数器、移位寄存器、状态机控制等时序电路时，必须采用触发器。
      触发器可分为RS触发器、D触发器、T触发器、JK触发器等类型。通过电路变换，各类触发器可相互转换。如D型触发器可转换为T触发器、JK触发器等其他形式的触发器。

（二）二进制异步计数器
      二进制异步加法计数器采用了3个D触发器，第一个D触发器的时钟为输入信号CLK，第二个D触发器的时钟为第一个D触发器的Q端的反相信号，第三个D触发器的时钟为第二个D触发器的Q端的反相信号，电路的输出信号为Q2、Q1、Q0。设电路的初始状态为000。在第1个时钟信号CLK的作用下，第一个D触发器翻转，此时第二个D触发器的时钟为1到0的变化，因此第二个D触发器的状态维持不变，第三个D触发器的时钟为高电平，其状态也不变出，电路的输出状态为001。在第2个时钟信号CLK的作用下，第一个D触发器翻转，此时第二个D触发器的时钟为0到1的变化，因此第二个D触发器也翻转，第三个D触发器的时钟为1到0的变化，第三个D触发器的状态维持不变，电路的输出状态为010。依次类推，此电路在每个时钟信号的作用下，将电路的输出值加1，实现了加法计数。
      当电路的状态由001变为010时，时钟信号先改变第一个D触发器的状态，然后由第一个D触发器的输出改变第二个D触发器的状态，因此第一个D触发器与第二个D触发器的时钟信号不是同时发生变化的。同样的，当电路的状态由011变为100、101变为110、111变为000时，触发器的时钟信号也不是同时发生变化的。因此，此电路称为异步计数电路。
如将第二、三个D触发器的时钟信号改为前级触发器的Q端，则电路为减法计数器。

（三）移位寄存器
      利用D型触发器可方便地构成移位寄存器。利用D型触发器可构成左右移位的移位寄存器。
      当控制信号DIR=1时为右移移位寄存器。此时输入信号加到触发器D0的D端，而触发器D0的输出加到触发器D1的D端，触发器D1的输出加到触发器D2的D端。在时钟信号的控制下，DIN信号向右移位。当DIR=0时为左移移位寄存器，此时输入信号加到触发器D2的D端，而触发器D2的输出加到触发器D1的D端，触发器D1的输出加到触发器D0的D端。在时钟信号的控制下，DIN信号向左移位。

二、实验内容

（一）触发器与锁存器的性能比较
      在器件库中分别取出D型触发器（FD）和锁存器（LD），验证其逻辑功能（在D端加输入信号，在CLK端加时钟信号），并分析D端的输入信号和CLK端的时钟信号的时序关系。注意，为了正确地进行时序分析，D端的输入信号应选择在CLK的何种状态发生变化，才能比较触发器与锁存器的性能。

（二）触发器形式的变化
      1、用JK型触发器构成D型触发器，验证其逻辑功能。
      2、用D型触发器构成T型触发器，验证其逻辑功能。

（三）异步计数器的基本性能分析
      分别用逻辑功能和时序仿真的方法分析二进制异步加法计数器的逻辑功能，并观测时钟信号CLK与计数器输出信号之间的时序关系。

（四）异步计数器的工作过程分析
      试分析异步计数器的工作过程，并用设计软件进行逻辑功能分析，验证分析的正确性。

（五）移位寄存器分析
     1、利用带清零的D型触发器（FDC）构成4位的左移移位寄存器，并验证其逻辑功能。在验证前，先利用清零信号将移位寄存器所有的D型触发器清零，然后在输入端加入信号1或0，进行移位操作。
      2、将上述左移移位寄存器最后1个触发器的输出反相后加到移位寄存器第一个触发器的输入端，先做清零操作，然后移位。分析其逻辑功能。