一、实验原理
      计数器电路按时钟信号的作用方式可分为同步计数器和异步计数器。按计数的方式可分为加法计数器和减法计数器。根据数制的不同，又分为3进制、6进制、8进制、10进制、12进制、16进制等不同的计数器。计数器还可增加预置数、可逆计数等不同的功能。所以，对计数器而言，可有不同的形式，而所有形式的计数器的最基本单元是触发器。为了使计数器具有级联功能，设计的计数器必须具备计数使能信号和进位输出信号。当计数使能信号有效时，计数器正常计数，无效时保持原状态不变。
      对计数器，必须掌握以下几点：异步计数和同步计数的差异，加法计数和减法计数的差异，不同进制计数器的实现方法。
      如图所示的二进制同步加法计数器为8进制计数器。
      与一般的同步加法计数器相比，在上述计数器中，增加了控制信号同步置数端LOAD，数据输入信号为D2、D1、D0(D2为最高位，D0为最低位)。输入控制信号CLR为同步清除信号，此信号低电平有效。利用此电路的同步置数端可构成N进制计数器(N<8)。
      电子秒表电路由计数器电路构成，在本实验中所设计的电子表的基本要求如下：最大计数范围0~59秒，超过59秒，回复到0秒，用BCD码表示(便于与BCD-七段显示译码器相连)。提供的晶体振荡器时钟的频率为32768Hz。
秒信号分频器用于产生秒信号，秒计数的个位用10进制计数器构成，十位用6进制计数器构成。

二、实验内容

（一）同步计数器的基本性能分析
将8进制同步加法计数器作为一个宏单元，选择合适的置数控制端、清除控制端的信号电平，使其处于计数状态，对此宏单元进行时序分析，观测时钟信号CLK与计数器输出信号之间的时序关系。

（二）构成秒信号发生器
为设计方便，在本题中以8Hz代替32768Hz作为基本时钟信号，利用8进制计数器宏单元构成秒信号发生器，即增加进位输出信号，将基本时钟分频为秒信号，验证此宏单元的逻辑功能。

（三）10进制计数器和6进制计数器的设计
      1、利用8进制同步加法计数器宏单元的结构，设计一个具有进位输出的10进制同步加法计数器，为了实现10进制计数，必须增加哪些逻辑，（包括触发器是否需改变为带清除端或置位端），验证此宏单元的逻辑功能，并进行时序仿真。
      2、利用实验七中的计数器构成6进制加法计数器宏单元，验证此宏单元的逻辑功能，并进行时序仿真。

（四）电子秒表电路设计
      将10进制同步加法计数器、6进制加法计数器组合成一个电子秒表，验证其逻辑功能，并进行时序仿真，注意计数到59以后的状态。

（五）带冗余状态的同步时序电路的设计
      采用带冗余状态的同步时序电路的设计方法，设计一个6进制同步加法计数器，构成一个宏单元，进行时序分析。将此电路与实验七中的计数器进行比较。